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NotizCPU-Gerüchte: AMDs Server-Prozessoren „Milan-X“ mit Stapel-Cache
Dass AMD die neue 3D-V-Cache-Technologie auf mehr als Ryzen umlegen wird, wurde bereits von offizieller Seite bestätigt. Milan-X könnte die nächste Adaption sein, vier aufgetauchte Bezeichnungen lassen die Gerüchteküche hochkochen, die je ein Modell mit 16, 24, 32 und 64 Kernen in Aussicht stellt.
Gerade bei Servern, im speziellen bei Virtualisierung würde mehr Cache nochmal mehr Leistung aus den Milan CPUs herausquetschen. Und noch ein Vorteil bestünde. Hersteller können ihre bestehende Hardwareplatformen (kein Sockelwechsel) weiter nutzen.
Vielleicht rüsten große Cloudanbieter, als Zwischenschritt, bestehende Systeme sogar noch auf Milan-X um.
Mal schauen wie Intel darauf reagiert ...... ich vergaß, die haben ja nichts zum Reagieren.
Ein Wehmutstropfen bleibt, AMD's eingeschränkte Fertigungskapazitäten seitens TSMC.
Was uns da wohl bei RDNA 3 erwartet? Aber ein spannender Weg, Intel bohrt die Caches ja auch gewaltig auf.
Es scheint wohl wirklich beim RAM zu hapern. Immer breitere SI fressen Platz, die Latenz hat quasi auch eine Lichtmauer bei knapp 8ns. Caches werden immer wichtiger und bei der Menge kann man echt ein deutlich intelligenteres Prefetching betreiben.
Das ist halt einfach mit Kanonen auf Spatzen schießen.
Man merkt halt das da maximal Gas gegeben wird, soweit AMD in Verwendung von TSMC Fertigung eben es finanziell stemmen kann.
Bei Intel geht man zwar langsam auch in die vollen, hat aber womöglich mal wieder ein Kostenproblem.
Neue teurere Fertigung + Foveros 3D treiben die Preise. Da muss schon echt was bei rauskommen vgl zu AMDs Architektur + 7nm TSMC 2019er Technik.
Man mag sich nicht vorstellen was bei 5nm passiert oder man den I/O mal shrinkt bzw. die Stromkosten des "Daten herumgeschiebe" senkt. Naja, außer das alles deutlich teurer werden wird.
Ich mag prophezeien, bei den Chiplet-Ansätzen wird der I/O Die der Hauptenergiefresser. Da werden schon heute gewaltige Datenmengen hin und her geschoben zwischen den Chiplets, und mit DDR5 wird auch die Datenmenge zum RAM deutlich steigen. Im Idle liegt AMDs Chiplet-Lösung vom Verbrauch über den Monolithen von Intel. Der IO-D ist der Haupttreiber.
Bin mal gespannt wie der Idle_Verbrauch bei Intels Kachellösung sein wird.
Bei maximaler Ausbaustufe des 3D-V-Caches mit zusätzlichen 512 MB pro Chiplet wären das auf einem AMD EPYC 7763X gigantische 4.352 MB L3-Cache. Auf einem hypotetischen zukünftigen Zen 4 EPYC 7764X mit 12 Chiplets dann astronomische 6.528 MB L3-Cache pro CPU. Bei nem Dual-Sockel-System kann dann auf ganze 13.056 MB L3-Cache bei 196 Kernen/384 Threads + 12 TB DDR5-5200 zurückgegriffen werden...
Da kriegt man ja als Datenbänker nicht nur feuchte Augen
Bei maximaler Ausbaustufe des 3D-V-Caches mit zusätzlichen 512 MB pro Chiplet wären das auf einem AMD EPYC 7763X gigantische 4.352 MB L3-Cache. Auf einem hypotetischen zukünftigen Zen 4 EPYC 7764X mit 12 Chiplets dann astronomische 6.528 MB L3-Cache pro CPU. Bei nem Dual-Sockel-System kann dann auf ganze 13.056 MB L3-Cache bei 196 Kernen/384 Threads + 12 TB DDR5-5200 zurückgegriffen werden...
Da kriegt man ja als Datenbänker nicht nur feuchte Augen
Ja. Früher waren das in-Memory Datenbanken. Bald könnten es in-Cache Datenbanken sein. Irre. 512 MB sind ja keine ganz trivialen Inhalte mehr. Da passen Indizes für riesige Tabellen rein.
Ich kann mich noch gut erinnern als ich mit meinem PIII damals mit 640 MB echt viel RAM hatte. Jetzt kommen CPUs mit vielleicht 768 MB Cache - wahnsinn. Ich bin echt gespannt was da bei den Ryzen CPUs und auch RDNA3 noch so kommt. Endlich mal wieder Zeiten mit spannenden Technologien und Innovationen.
Die Bestellnummer bzw. exakte Kennung des jeweiligen Prozessormodells. Also die laaaaange Nummer, die auf dem IHS der Cpu aufgelasert ist. Nicht zu verwechseln mit der Seriennummer, denn letztere ist einmalig.
Die 8 waren nur Vermutung, Screens vom BIOS zeigten 4. Aber ich denke First Gen werden sie es bei den 64er belassen und erstmal sehen, wie das überhaupt ankommt und genutzt wird. Der ganze Die wird ja schon alles etwas höher dadurch, dann brauchen sie angepasste Dummies, Heatspreader usw. Mal schaun.
Bei maximaler Ausbaustufe des 3D-V-Caches mit zusätzlichen 512 MB pro Chiplet wären das auf einem AMD EPYC 7763X gigantische 4.352 MB L3-Cache. Auf einem hypotetischen zukünftigen Zen 4 EPYC 7764X mit 12 Chiplets dann astronomische 6.528 MB L3-Cache pro CPU. Bei nem Dual-Sockel-System kann dann auf ganze 13.056 MB L3-Cache bei 196 Kernen/384 Threads + 12 TB DDR5-5200 zurückgegriffen werden...
Da kriegt man ja als Datenbänker nicht nur feuchte Augen
Die Rechnung stimmt schlicht nicht.
Ein Chiplet hat 32 MB L3 auf Milan, nicht 512 MB.
Laut AMDs Folien wird der V-Cache den L3 eines Chiplet verdreifachen, ergo 96MB pro Chiplet, also in Summe 768MB.
Die Rechnung stimmt schlicht nicht.
Ein Chiplet hat 32 MB L3 auf Milan, nicht 512 MB. Letztere Zahl ist die Summe über alle 8 Chiplets.
Laut AMDs Folien wird der V-Cache den L3 eines Chiplet verdreifachen, ergo 96MB pro Chiplet, also in Summe 1.5 GB.
Das ist die erste Ausbaustufe des 3D-V-Cache mit 1 Hi Höhe und 64 MB, die maximale Ausbaustufe soll 8 Hi hoch werden und somit 8 x 64 MB = 512 MB pro Chiplet an zusätzlichem L3-Cache pro Chiplet groß werden.
Acht Chiplets: 8 x 32 MB + 8 x 8 x 64 MB = 4.352 MB
Zwölf Chiplets: 12 x 32 MB + 12 x 8 x 64 MB = 6.528 MB
Das ist die erste Ausbaustufe des 3D-V-Cache mit 1 Hi Höhe und 64 MB, die maximale Ausbaustufe soll 8 Hi hoch werden und somit 8x64 MB = 512 MB pro Chiplet groß werden.
Wie sieht es eigentlich mit dem Abführen der Wärme aus, wenn dann irgendwann bis zu 8 Lagen gestapelt werden? Irgendwie muss man ja auch die Abwärme der unteren und mittleren Lagen zum HS bekommen.
Ich mag prophezeien, bei den Chiplet-Ansätzen wird der I/O Die der Hauptenergiefresser. Da werden schon heute gewaltige Datenmengen hin und her geschoben zwischen den Chiplets, und mit DDR5 wird auch die Datenmenge zum RAM deutlich steigen. Im Idle liegt AMDs Chiplet-Lösung vom Verbrauch über den Monolithen von Intel. Der IO-D ist der Haupttreiber.
Bin mal gespannt wie der Idle_Verbrauch bei Intels Kachellösung sein wird.
Warum sind die Intel 11000er dann im idle genauso hungrig wie die AMD 5000?
Liegt wohl zu einem guten Teil an PCIe 4.0. Ohne PCIe 4.0 wird es sparsamer.
Komplett verrückt!
